Примеры моделирования дискретных схем на VHDL
Автор: В качестве примера приведем проекты на VHDL, реализующие при помощи различных форм VHDL-описаний простейший одноразрядный сумматор с учетом переноса (см. рисунок), а также сумматор с произвольной разрядностью.
Прочитать остальную часть записи »
Задачи, решаемые применением языка VHDL для анализа и синтеза дискретных систем
Принципы моделирования дискретных систем, заложенные при разработке языка VHDL, и средства языка позволяют решать следующие задачи, возникающие при анализе и синтезе ДС.
Прочитать остальную часть записи »
Контроль выполнения: оператор утверждения и механизм атрибутов
Одной из задач синтеза схем является обеспечение требований корректности работы схемы в реальных условиях и согласованности временных соотношений входных сигналов (например, кода адреса, кода данных и управляющих сигналов приема кода, задания режима работы схемы, выборки микросхемы и прочее), задержек переключения элементов схемы и т.д.
Прочитать остальную часть записи »
Проект и структура описания объектов в VHDL
1. Структура проекта
Проект в VHDL определяется как совокупность связанных проектных пакетов. Проектными пакетами (design unit) называются независимые (external) фрагменты описаний, которые можно независимо анализировать компилятором и помещать в рабочую библиотеку проекта (Work).
Прочитать остальную часть записи »
Процессы и сигналы в VHDL
В VHDL моделируемые объекты (объекты проекта) представляют собой совокупность параллельных процессов, взаимодействие между которыми осуществляется при помощи сигналов. Каждый процесс состоит из последовательности операторов и может находиться в одном из двух состояний — пассивном, когда процесс ожидает прихода сигналов запуска или наступления соответствующего момента времени, и активном — когда процесс исполняется.
Прочитать остальную часть записи »
Простейшие операции в машине
Ученые поняли преимущества двоичной системы счисления, которая впервые применялась Атанасовым. Благодаря ей вся информация в машине представляется мозаикой нулей и единиц. Поэтому носители информации — электронные лампы, полупроводники, ферритовые намагничивающиеся сердечники — должны находиться не более чем в двух состояниях.
Прочитать остальную часть записи »
Принципы моделирования на языке VHDL
Событием в моделируемой ДС в общем случае называется переход системы из одного состояния в другое, а при моделировании ДС на уровне передачи сигналов в схеме — какое-либо изменение любого из сигналов.
Прочитать остальную часть записи »
Функции и процедуры, пакеты в VHDL
В VHDL, как и в других языках, многократно используемые на различных участках программы операции часто реализуются при помощи функций и процедур. Объявление функции задает имя функции, тип возвращаемого значения (если оно есть), количество и типы аргументов (если они есть).
Прочитать остальную часть записи »
Операторы управления в VHDL
В VHDL определены следующие операторы управления:
• условный оператор if, elsif;
• операторы цикла for, while, loop;
• оператор выбора case;
• оператор возврата return.
Прочитать остальную часть записи »
Моделирование цифрового автомата управления лифтом — Active-HDL
1. Постановка задачи
Необходимо разработать модель устройства управления лифтом. Лифт должен реагировать на нажатие клавиш выбора этажа (всего 9 этажей) внутри кабины, а также клавиш вызова лифта, расположенных на каждом этаже. Лифт без дверей. Для посадки/высадки лифт останавливается на требуемом этаже и находится на этом этаже до тех пор, пока не будет вызван на другой этаж.
Прочитать остальную часть записи »
Операции в VHDL
Для предопределенных типов в VHDL определен набор основных операций, кроме того, существует возможность определять операторы и для пользовательских типов, что обеспечивает прозрачность работы с типами на уровне кода. Для массивов помимо обычных операций определены операции выборки элемента, вырезки и конкатенации.
Прочитать остальную часть записи »
Разработка модели двоичного одноразрядного сумматора с переносом — Active-HDL
Пусть требуется разработать модель устройства «двоичный одноразрядный сумматор с переносом» на структурном уровне; структурное описание должно использовать библиотеку элементов, представляемых на поведенческом уровне. Описания схем компонентов будем представлять с использованием многозначной логики (библиотека std_logic).
Прочитать остальную часть записи »
Ссылочные типы и динамические объекты в VHDL
Помимо статических (объявленных в процессе, блоке или пакете и создающихся в начале моделирования) и локальных (объявленных в подпрограмме) объектов VHDL обеспечивает возможность для управляемого создания и удаления объектов.
Прочитать остальную часть записи »
Средства управления Aldec Active-HDL
Система Active-HDL ориентирована на профессиональное использование и, как следствие, обладает необходимыми средствами не только для работы с отдельными файлами VHDL, но и с проектами, состоящими из множества файлов-описаний различных блоков устройства, временных диаграмм и т.п. Прочитать остальную часть записи »
Составные (композитные) типы: массивы и записи в VHDL
Массивы
Массив в VHDL представлен набором элементов одного типа, способ представления массива и способ выбора элемента массива определяется его размерностью. Любому элементу массива может быть присвоено значение, он может использоваться в выражениях и связываться с портом компонента; кроме того, существует возможность выборки секции массива при использовании диапазона вместо индекса.
Прочитать остальную часть записи »
Средства отладки в Aldec Active-HDL
1. Просмотр процессов
В окне просмотра списка процессов (рисунок ниже) отображается место процесса в иерархии вложенности исследуемой модели, а также его текущее состояние. Прочитать остальную часть записи »
Физические типы в VHDL
Физические типы используются для выражения величин в физических единицах измерения. Объявление физического типа задает множество единиц, определенных в терминах некоторой базовой единицы. В VHDL существует один предопределенный физический тип — TIME (время). Для типа TIME базовой единицей является фемтосекунда (fs), а производными единицами являются ps, ns, us и так далее. Тип TIME определяется следующим образом:
Прочитать остальную часть записи »
Генератор временных диаграмм в виде таблиц в Active-HDL
Генератор временных диаграмм в табличном виде, представленный на рисунке ниже, позволяет отображать изменение значений сигналов во времени с помощью текстовых таблиц.
Прочитать остальную часть записи »
Скалярные типы данных в VHDL
Скалярные типы — это базовое множество предопределенных типов, из которых конструируются все остальные типы в VHDL. Всего определено четыре вида скалярных типов: целый, с плавающей точкой, перечисление (enumertaion) и физический тип. Также есть возможность задавать подтипы скалярных типов.
Прочитать остальную часть записи »
Редактор временных диаграмм — ALDEC Active-HDL
Редактор временных диаграмм в системе Active-HDL является мощным инструментом для анализа динамики работы разрабатываемого устройства независимо от формы представления модели — код на языке VHDL, конечный автомат или схема.
Окно редактора временных диаграмм, представленное на рисунке ниже, включает основное меню, поле построения временных диаграмм, наименования сигналов, их значений и функции генерации значений сигналов во времени.
Прочитать остальную часть записи »
Типы данных в VHDL
Основными в VHDL являются встроенные, или скалярные, типы данных. Кроме того, имеется возможность конструировать пользовательские
типы на основе предопределённых типов. Объект данных в VHDL характеризуется типом и классом. Различают следующие классы объектов: константы, переменные, сигналы и файлы.
Прочитать остальную часть записи »
Ядро системы ACTIVE-HDL
1. Компилятор VDHL
В системе Active-HDL используется компилятор VHDL, полностью совместимый со стандартом VHDL’93 (IEEE Std. 1076—1993). Компилятор можно вызвать из командной строки с помощью команды acom.
Прочитать остальную часть записи »
Основные лексические элементы VHDL
Текст описания на языке VHDL состоит из последовательности лексических элементов, составленных из символов, определяемых форматом ASCII. Выделяют следующие лексические элементы языка: идентификаторы, разделители, ограничители, литералы и комментарии.
Прочитать остальную часть записи »
Редактор конечных автоматов
Редактор конечных автоматов (см. рис ниже) позволяет разрабатывать дискретные цифровые устройства в более наглядной, чем код на языке VHDL, нотации. Окно редактора конечных автоматов представлено на рисунке ниже и включает основное меню (инструментарий редактора), элементы диаграммы и поле редактирования. Результатом работы редактора является граф автомата, который затем однозначно интерпретируется в код на языке VHDL или Verilog.
Прочитать остальную часть записи »
Введение в VHDL
Традиционный подход к проектированию дискретных вычислительных систем (ДС) состоит в последовательном решении задач и оптимизации некоторого начального варианта проектируемой ДС. Поэтому давней мечтой разработчиков ДС было создание единых средств описания ДС, которые позволяли бы решать задачи верификации и синтеза схем с различной степенью детальности их описания и, таким образом, объединить этапы проектирования в единый процесс нисходящего проектирования «сверху вниз».
Прочитать остальную часть записи »
Обходы графа. Циклы Эйлера, Гамильтона, де Брейна
Определение: Степень вершины графа есть число инцидентных (принадлежащих) ей ребер. Граф G – четен, если каждая его вершина имеет четную степень.
Прочитать остальную часть записи »
Графический редактор схем в Aldec Active-HDL
Графический редактор в системе Active-HDL предназначен для разработки аппаратуры путём интерактивного ввода графических элементов схемы с возможностью дальнейшего однозначного преобразования полученной модели в код на языках VHDL или Verilog.
Прочитать остальную часть записи »
Таблицы в GPSS
Для сбора статистических данных о различных отчетах модели и для представления их в стандартной табличной форме используют таблицы. Занесение информации в таблицу осуществляется в момент входа очередного транзакта в блок
Прочитать остальную часть записи »
Текстовый редактор описания аппаратуры на языке VHDL или Verilog
Текстовый редактор в системе Active-HDL (рисунок в самом низу), обладает целым рядом дополнительных возможностей, по сравнению с обычным редактором, которые облегчают разработку программ на VHDL и Verilog.
Прочитать остальную часть записи »
Проект Бэббиджа
Центральная часть компьютера состоит из двух процессоров, выполняющих арифметические и логические операции, и памяти, хранящей команды программы и результаты вычислений.
Перед началом вычислений в память записываются программа и другие исходные данные. Первый процессор извлекает из памяти команды, второй — данные, которые обрабатывает согласно команде, полученной из первого процессора, и заносит результаты вычислений в память.
Прочитать остальную часть записи »