Образовательный блог – всё для учебы

Принципы моделирования дискретных систем, заложенные при разработке языка VHDL, и средства языка позволяют решать следующие задачи, возникающие при анализе и синтезе ДС.

• Моделирование узлов и устройств ДС на функциональном (поведенческом) уровне с различной степенью детализации их описания:
- комбинационные схемы — описание в виде системы логических уравнений;
- конечные автоматы — описание в виде таблиц переходов и выходов;
- микросхемы малой и средней интеграции, реализующие отдельные узлы ДС типа дешифратор, мультиплексор, сумматор, регистр, счетчик, микросхемы памяти;
- микросхемы средней и большой интеграции, реализующие многофункциональные узлы и устройства, настраиваемые на выполнение конкретной функции или операции (т.е. схемы с перестраиваемой структурой).

К ним могут относиться:
1) микросхемы интерфейса, контроллера прерываний, таймера и др.;
2) контроллеры управления, микропроцессоры.
VHDL-описание таких моделей ведется на поведенческом уровне, так как здесь решаются задачи логического анализа, т.е. проверка правильности выполнения функций, полнота набора этих функций, адекватность и корректность выполнения этих функций узлом или устройством в целом. В этом случае VHDL-описание представляет собой описание последовательности выполнения во времени функций (например, для микросхем типа контроллер), микроопераций или временных диаграмм (для схем микропрограммного управления) или операций (для микропроцессоров).

• Моделирование схем узлов, блоков, устройств и системы в целом на структурном уровне для решения задач анализа, возникающих при синтезе схем из набора заданных компонент. Количество уровней детализации моделируемого объекта на компоненты может быть произвольным и ограничивается только характеристиками (объем памяти, быстродействие) программно-технических средств реализации моделей. Непременным условием структурной формы построения моделей является поведенческое описание компонент на последнем уровне детализации структуры объекта.

При решении задач анализа и синтеза ДС с помощью методов моделирования в описаниях схем ДС как на поведенческом, так и на структурном уровне должны предусматриваться (при разработке VHDL-программ) средства встроенного КОНТРОЛЯ ВРЕМЕННЫХ ОГРАНИЧЕНИЙ. В VHDL для этих целей возможно применение следующих механизмов:
- вызов процедуры;.
- задание условий активизации процесса;
- операторы параллельного контроля.

Контроль временных ограничений может включать в себя:
- задание проверки условий срабатывания моделируемой схемы «по фронту сигнала» или «по срезу сигнала»;
- контроль длительности (удержания) сигналов;
- контроль рассогласованности сигналов (т.е. проверка условия соотношения длительностей сигналов, момента появления или гашения сигнала).

В системах на основе VHDL предоставляется возможность моделирования дискретных схем в широком спектре как по составу элементной базы, базовых компонентов блоков, узлов, устройств ЭВМ, ВС и компьютерных сетей, так и по глубине их детализации с учетом особенностей организации интерфейса, что достигается имеющимися в составе системы моделирования пакетами обработки сигналов с применением многозначной логики (4-значная логика реализована в пакете F_LOG, 9-значная логика — в пакете std.logic). Заложенные в языке VHDL возможности использования механизма подключения пакета существенно расширяют область его применения. Программистом-разработчиком моделей или системы проектирования могут создаваться пакеты, ориентированные на определенный класс задач исследования (проектирования) с помощью моделей. Так, например, для описания работы микропроцессора К580 были введены специфические для этой микросхемы процедуры и функции (выдача байта слова состояния, формирование регистра признаков, выполнение команд микропроцессора, в том числе команд двоичной и двоично-десятичной арифметики), оформленные в виде пакета SYS.

Разрабатываемые программные модели типовых элементов, узлов и устройств должны оформляться как универсальные базовые модели, отображающие поведенческие аспекты данного типа элементов, узлов, устройств.

В таких моделях предусматриваются средства НАСТРОЙКИ модели на использование ее в качестве VHDL-описания конкретной схемы или компонента в других моделях. Примерами описания моделей схем с настройкой могут быть:
- модели логических элементов — настройка на необходимое в данной схеме количество входов;
- узлы ЭВМ типа регистр сдвига, двоичный счетчик, сумматор — настройка на количество разрядов;
- микросхемы памяти — настройка на длину слова, на количество разрядов адреса;
- любая схема — настройка на заданное время переключения (с возможностью различения задержек переключения из 0 в 1 и из 1 в 0).

1. Введение в VHDL
2. Примеры моделирования дискретных схем на VHDL
3. Применение пакета прикладных программ Aldec Active-HDL 5.1 для моделирования на VHDL
4. Актуальность анализа сложных систем
5. Принципы моделирования на языке VHDL
6. Проект и структура описания объектов в VHDL
7. Функции и процедуры, пакеты в VHDL
8. Типы данных в VHDL
9. Процессы и сигналы в VHDL
10. Контроль выполнения: оператор утверждения и механизм атрибутов
11. Операции в VHDL
12. Текстовый редактор описания аппаратуры на языке VHDL или Verilog
13. Реализация непроцедурных систем программирования
14. Графический редактор схем в Aldec Active-HDL
15. Краткий обзор современных языков и систем моделирования