Архив рубрики «VHDL»

Примеры моделирования дискретных схем на VHDL

В качестве примера приведем проекты на VHDL, реализующие при помощи различных форм VHDL-описаний простейший одноразрядный сумматор с учетом переноса (см. рисунок), а также сумматор с произвольной разрядностью.
Прочитать остальную часть записи »

Задачи, решаемые применением языка VHDL для анализа и синтеза дискретных систем

Принципы моделирования дискретных систем, заложенные при разработке языка VHDL, и средства языка позволяют решать следующие задачи, возникающие при анализе и синтезе ДС.
Прочитать остальную часть записи »

Контроль выполнения: оператор утверждения и механизм атрибутов

Одной из задач синтеза схем является обеспечение требований корректности работы схемы в реальных условиях и согласованности временных соотношений входных сигналов (например, кода адреса, кода данных и управляющих сигналов приема кода, задания режима работы схемы, выборки микросхемы и прочее), задержек переключения элементов схемы и т.д.
Прочитать остальную часть записи »

Проект и структура описания объектов в VHDL

1. Структура проекта
Проект в VHDL определяется как совокупность связанных проектных пакетов. Проектными пакетами (design unit) называются независимые (external) фрагменты описаний, которые можно независимо анализировать компилятором и помещать в рабочую библиотеку проекта (Work).
Прочитать остальную часть записи »

Процессы и сигналы в VHDL

В VHDL моделируемые объекты (объекты проекта) представляют собой совокупность параллельных процессов, взаимодействие между которыми осуществляется при помощи сигналов. Каждый процесс состоит из последовательности операторов и может находиться в одном из двух состояний — пассивном, когда процесс ожидает прихода сигналов запуска или наступления соответствующего момента времени, и активном — когда процесс исполняется.
Прочитать остальную часть записи »

Принципы моделирования на языке VHDL

Событием в моделируемой ДС в общем случае называется переход системы из одного состояния в другое, а при моделировании ДС на уровне передачи сигналов в схеме — какое-либо изменение любого из сигналов.
Прочитать остальную часть записи »

Функции и процедуры, пакеты в VHDL

В VHDL, как и в других языках, многократно используемые на различных участках программы операции часто реализуются при помощи функций и процедур. Объявление функции задает имя функции, тип возвращаемого значения (если оно есть), количество и типы аргументов (если они есть).
Прочитать остальную часть записи »

Операторы управления в VHDL

В VHDL определены следующие операторы управления:
• условный оператор if, elsif;
• операторы цикла for, while, loop;
• оператор выбора case;
• оператор возврата return.
Прочитать остальную часть записи »

Операции в VHDL

Для предопределенных типов в VHDL определен набор основных операций, кроме того, существует возможность определять операторы и для пользовательских типов, что обеспечивает прозрачность работы с типами на уровне кода. Для массивов помимо обычных операций определены операции выборки элемента, вырезки и конкатенации.
Прочитать остальную часть записи »

Ссылочные типы и динамические объекты в VHDL

Помимо статических (объявленных в процессе, блоке или пакете и создающихся в начале моделирования) и локальных (объявленных в подпрограмме) объектов VHDL обеспечивает возможность для управляемого создания и удаления объектов.
Прочитать остальную часть записи »

Составные (композитные) типы: массивы и записи в VHDL

Массивы
Массив в VHDL представлен набором элементов одного типа, способ представления массива и способ выбора элемента массива определяется его размерностью. Любому элементу массива может быть присвоено значение, он может использоваться в выражениях и связываться с портом компонента; кроме того, существует возможность выборки секции массива при использовании диапазона вместо индекса.
Прочитать остальную часть записи »

Физические типы в VHDL

Физические типы используются для выражения величин в физических единицах измерения. Объявление физического типа задает множество единиц, определенных в терминах некоторой базовой единицы. В VHDL существует один предопределенный физический тип — TIME (время). Для типа TIME базовой единицей является фемтосекунда (fs), а производными единицами являются ps, ns, us и так далее. Тип TIME определяется следующим образом:
Прочитать остальную часть записи »

Скалярные типы данных в VHDL

Скалярные типы — это базовое множество предопределенных типов, из которых конструируются все остальные типы в VHDL. Всего определено четыре вида скалярных типов: целый, с плавающей точкой, перечисление (enumertaion) и физический тип. Также есть возможность задавать подтипы скалярных типов.
Прочитать остальную часть записи »

Типы данных в VHDL

Основными в VHDL являются встроенные, или скалярные, типы данных. Кроме того, имеется возможность конструировать пользовательские
типы на основе предопределённых типов. Объект данных в VHDL характеризуется типом и классом. Различают следующие классы объектов: константы, переменные, сигналы и файлы.
Прочитать остальную часть записи »

Основные лексические элементы VHDL

Текст описания на языке VHDL состоит из последовательности лексических элементов, составленных из символов, определяемых форматом ASCII. Выделяют следующие лексические элементы языка: идентификаторы, разделители, ограничители, литералы и комментарии.
Прочитать остальную часть записи »

Введение в VHDL

Традиционный подход к проектированию дискретных вычислительных систем (ДС) состоит в последовательном решении задач и оптимизации некоторого начального варианта проектируемой ДС. Поэтому давней мечтой разработчиков ДС было создание единых средств описания ДС, которые позволяли бы решать задачи верификации и синтеза схем с различной степенью детальности их описания и, таким образом, объединить этапы проектирования в единый процесс нисходящего проектирования «сверху вниз».
Прочитать остальную часть записи »

Моделирование в VANTAGE

В этой статье Вы узнаете о том, как моделировать на VHDL в системе Vantage: запуск симулятора, задание списка сигналов для временной диаграммы, задание входных сигналов, запуск на решение.
Прочитать остальную часть записи »

Система VANTAGE при моделировании на VHDL

В данной статье Вы научитесь создавать новые библиотеки, создавать новые файлы, корректировать файлы, компилировать файлы и многое другое.
Прочитать остальную часть записи »





Статистика

Рейтинг@Mail.ru